Verilog и SystemVerilog: от RTL к реальному железу

Эта книга — практическое руководство по языкам Verilog и SystemVerilog, ориентированное на инженеров, которые хотят понимать, что именно синтезируется в железо, а не просто писать «рабочий код». Книга последовательно проводит читателя путь:
от базовых понятий HDL
через комбинаторную и последовательную логику
к конечным автоматам, параметризованным иерархическим проектам, памяти, оптимизации RTL и профессиональному моделированию. Особое внимание уделено: связи кода и получаемой схемы, типичным ошибкам (latch, race conditions, неверный reset), синтезируемому стилю описания, масштабируемым и читаемым RTL-решениям, тестбенчам и самопроверяющему моделированию, переходу от Verilog к современному SystemVerilog. Материал основан на реальных проектах и лабораторных работах, а не на абстрактных примерах.
Книга будет полезна студентам, начинающим FPGA-инженерам и практикам, желающим систематизировать знания и выйти на профессиональный уровень RTL-дизайна.